البحث عن الكتب
الكتب
التبرع والدعم
تسجيل الدخول
تسجيل الدخول
المستخدمين المصرح لهم متاح لهم التالي:
توصيات شخصية
روبوت Telegram
تاريخ التنزيلات
إرسال إلي Email أو Kindle
إدارة المجموعات المختارة
حفظ في المفضلة
شخصي
طلبات الكتب
تعلم
Z-Recommend
قوائم الكتب المختارة
الأكثر شهرة
الفئات
مشاركة
التبرع والدعم
التحميلات
Litera Library
التبرع بالكتب الورقية
أضف كتبًا ورقية
Search paper books
LITERA Point الخاص بي
البحث عن الكلمات الرئيسية
Main
البحث عن الكلمات الرئيسية
search
1
Языки VHDL и VERILOG в проектировании цифровой аппаратуры на ПЛИС.
Поляков А.К.
vhdl
verilog
hdl
clk
signal
input
module
port
output
architecture
endmodule
std_logic
integer
assign
and_2
tdel
std_logic_vector
downto
parameter
generic
reset
bit_vector
clock
library
timescale
buj
function
s_tmp
posedge
and_3
map
systemverilog
xilinx
fpga
beh
count
ieee.std_logic_1164
std_ulogic
rst
tmp
std_logic_1164
range
array
event
svet_state
report
initial
xor
elsif
muxout
عام:
2012
اللغة:
russian
ملف:
PDF, 1.18 MB
الشعارات الخاصة بك:
0
/
0
russian, 2012
2
Языки VHDL и VERILOG в проектировании цифровой аппаратуры на ПЛИС: учебное пособие
Издательский дом МЭИ
Поляков А.К.
vhdl
verilog
hdl
clk
signal
input
module
port
output
architecture
endmodule
std_logic
integer
assign
and_2
tdel
std_logic_vector
downto
parameter
generic
reset
bit_vector
clock
library
timescale
buj
function
s_tmp
posedge
and_3
map
systemverilog
xilinx
fpga
beh
count
ieee.std_logic_1164
std_ulogic
rst
tmp
std_logic_1164
range
array
event
svet_state
report
initial
xor
elsif
muxout
عام:
2012
اللغة:
russian
ملف:
PDF, 1.34 MB
الشعارات الخاصة بك:
0
/
0
russian, 2012
1
ادخل علي
هذا الرابط
أو إبحث عن البوت "@BotFather" في Telegram
2
أرسل الأمر /newbot
3
أدخل إسمًا للبوت الخاص بك
4
أدخل إسم المستخدم للبوت
5
انسخ الرسالة الأخيرة من BotFather والصقها هنا
×
×